Untersuchung und Entwurf von Bluetooth-Empfängern für Ein-Chip-Lösungen

Die Anzahl elektronischer Geräte, zwischen denen ein Datenaustausch gewünscht wird, nimmt stetig zu. Der Kommunikationsstandard Bluetooth ermöglicht die Synchronisation von Daten zwischen Mobilfunktelefonen, PDA, digitaler Kamera, Laptop und dem PC ohne zusätzliche Infrastruktur. Die Ausstattung von Geräten mit einer Bluetooth-Schnittstelle ist von zusätzlichen Kosten, der Fläche und der Leistungsaufnahme abhängig. Zielsetzung der vorliegenden Arbeit ist die Bestimmung der geeignetsten Empfängerstruktur für eine kostengünstige, hochintegrierte Bluetooth-Ein-Chip-Lösung in CMOS-Technologie. Bestehende Empfängerkonzepte werden dazu analysiert und die Möglichkeit der vollständigen Integration der Low-IF- und Zero-IF-Empfängerarchitektur aufgezeigt. Architekturspezifische Proble-matiken, wie die Offsetkompensation im Zero-IF-Empfänger und die Auswirkung von Prozesstoleranzen auf die Spiegelfrequenzunterdrückung im Low-IF-Empfänger, sind beschrieben und Lösungsansätze vorgestellt. Die systemtechnische Gegenüberstellung der Architekturen zeigt die Eignung beider Konzepte und führt zur parallelen Analyse bis hin zur Fertigung beider Empfänger. Der Zusammenhang zwischen den Eigenschaften der einzelnen Systemblöcke, wie Linearität und Rauschen, auf die des Empfängers ist diskutiert und die erforderlichen Kenngrößen der Schaltungen, Systemblöcke und der Empfänger erläutert. Aus der Systembetrachtung resultieren die erforderlichen Eigenschaften der Systemblöcke und die Vorgaben für den Schaltungsentwurf. Um eine optimale Lösung zu erreichen, werden verschiedene Konzepte und Architekturen zur Realisierung des LNA, Mischers und Kanalfilters vorgestellt. System-, Schaltungs- und Layoutaspekte sind behandelt, um die mit einer Ein-Chip-Lösung verbundenen Störeffekte, wie Übersprechen zwischen analogen und digitalen Systemkomponenten, zu minimieren. Basierend auf den Ergebnissen ist abschließend die Implementierung des Low-IF-Empfänger zusammen mit einem Sender und digitalen Schaltungskomponenten in einer 0,25 µm-CMOS-Technologie beschrieben.